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悬臂式堆取料【HDL系列】半减器、全减器

时间:2022-09-01 09:27:08 点击:1122次

减法器可由根基的半减器以及全减器模块组成,概况基于加法器以及操作信号搭建。

界说N比特被减数X,减数Y,差为D(difference);

来自低比特借位Bi,向高比特借位Bi+1,i为比特序号;

以是,有如下论断:

一、半减器

半减器用于合计两比特Xi以及Yi的减法,输入服从Di以及向高位的借位Bo(Borrow output)。其真值表、逻辑表白式、Verilog形貌以及门电路图如下:

真值表

逻辑表白式

xor呈现异或者。

Verilog妄想

门电路图

二、全减器

全减器区别于半减器在于,全减器输入来自低位的借位Bi(Borrow input),此外两个输入Xi,Yi,输入为Di以及向高位的借位Bo。其真值表、逻辑表白式、Verilog形貌以及门电路图如下:

真值表

逻辑表白式

Verilog妄想

门电路图

三、减法器

此前,咱们介绍了至关数目的加法器妄想,而减法器与加法用具备相同的妄想方式。

用如下适宜呈现全减器:

依据此全减器搭建16比特减法器,如下图所示,权且称之为行波借位减法器。

行波借位减法器

除运用半减器以及全减器搭建减法器外,减法器运用操作信号即可能与加法器共用相同的结构。X与Y均接管二进制补码呈现,则:

其中~Y呈现对于Y按比特取反。

加减法器

以上是基于行波进位加法器更正的电路结构,使其同时具备加法以及减法的功能。由加概况减的操作信号,决定该部件的功能。输入c0=0时呈现加法;c0=1时呈现减法。为了溢出与符号位思考,以上结构*落伍位输入需要与操作信号妨碍异或者以知足减法器的需要。好比0-0的状态。

如下两条RISC-V算术指令:ADD以及SUB

公司坐落于山东省新泰市省级料技工业园,占地面枳3万平方米,注册资本5600万。公司现有职工260余人,其中中级以上职称的技术人员50人,高级工理师8人,高级管理人员10人,设有机加工、装配.预处理、电气、维修等十个车间,并配有成套大型机械加工制造设备,主营:耙料机耙砂机刮板取料机堆取料机装船机卸船机门座起重机集装箱起重机液压翻板干雾抑尘等产品。

ADD rd, rs1, rs2

SUB rd, rs1, rs2

解决器依据指令译码,分说ADD概况SUB,来共用加法减法单元。

四、Verilog妄想

计划一个16比特的减法器

(1)基于全减器妄想行波借位减法器,根基的全减器模块

行波借位减法器

(2)依据行波进位加法器,经由操作信号,使其同时具备加法以及减法的功能,留意进位。

加减法器
测试波形

源码公共号复原00b。

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